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Diseño de UART en VHDL: 5 pasos
Diseño de UART en VHDL: 5 pasos

Video: Diseño de UART en VHDL: 5 pasos

Video: Diseño de UART en VHDL: 5 pasos
Video: Comunicación Asíncrona UART en VHDL 2024, Mes de julio
Anonim
Diseño de UART en VHDL
Diseño de UART en VHDL

UART son las siglas de Universal Asynchronous Receiver Transmitter. Es el protocolo de comunicación en serie más popular y simple. En este instructivo, aprenderá a diseñar un módulo UART en VHDL.

Paso 1: ¿Qué es UART?

Para comunicarse con varios periféricos, los procesadores o controladores suelen utilizar la comunicación UART. Es una comunicación en serie sencilla y rápida. Dado que UART es un requisito mínimo en casi todos los procesadores, generalmente se diseñan como núcleos Soft IP en VHDL o Verilog para su reutilización y facilidad de integración.

Paso 2: especificaciones

Las especificaciones del UART diseñado se dan a continuación:

* Señales UART estándar.

* Velocidad en baudios configurable de 600-115200.

* Muestreo = 8x @receiver

* Diseño FPGA probado - en placa Xilinx Artix 7.

* Probado en periféricos UART, Hyperterminal con éxito - todas las velocidades en baudios

Paso 3: enfoque de diseño

  1. Estaremos diseñando 3 módulos, que integraremos más adelante para completar la UART.

    • Módulo transmisor: se encarga de las transmisiones de datos en serie
    • Módulo receptor: se encarga de las recepciones de datos en serie
    • Módulo generador de baudios: se encarga de la generación del reloj en baudios.
  2. El módulo generador de baudios se puede configurar dinámicamente. Genera dos relojes en baudios desde el reloj principal, según la velocidad deseada. Uno para transmisor, otro para receptor.
  3. El módulo receptor utiliza una frecuencia de muestreo de 8x para minimizar la probabilidad de error en la recepción, es decir, el reloj en baudios del receptor es el reloj en baudios del transmisor 8x.
  4. Controle las señales para controlar la transmisión y la recepción, así como para interrumpir la señal.
  5. Interfaz serie UART estándar sin bit de paridad, un bit de inicio y parada, 8 bits de datos.
  6. Una interfaz paralela para comunicarse con el host, es decir, un procesador o controlador, que alimenta y recibe datos en paralelo hacia y desde UART.

Paso 4: Resultados de la simulación

Resultados de la simulación
Resultados de la simulación

Paso 5: archivos adjuntos

* Módulo transmisor UART -archivo vhd

* Módulo receptor UART - archivo vhd

* Módulo generador de baudios - archivo vhd

* Módulo UART: el módulo superior principal que integra los módulos anteriores: archivo vhd

* Documentación completa del UART IP Core - pdf

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